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EDA期末
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时序仿真是在设计输入完成之后，选择具体器件并完成布局、布线之后进行的时序关系仿真,因此又称为功能仿真。
（A）正确
（B）错误
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1
在VHDL中，用语句( )表示clock的下降沿。
2
在PC上利用VHDL进行项目设计，不允许在根目录下进行，必须在根目录为设计建立一个工程目录（即文件夹）。
3
以EDA方式设计实现的电路设计文件，最终可以编程下载到FPGA和CPLD芯片中，完成硬件设计和验证。
4
以EDA方式设计实现的电路设计文件，最终可以编程下载到FPGA和CPLD芯片中，完成硬件设计和验证。
5
下列标识符中，是不合法的标识符。( )
6
VHDL源程序的文件名应与实体名相同，否则无法通过编译。
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