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EDA期末
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不完整的IF语句，其综合结果可实现________。( )
（A）时序逻辑电路
（B）组合逻辑电路
（C）双向电路
（D）三态控制电路
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1
VHDL语言是一种结构化设计语言；一个设计实体(电路模块)包括实体与结构体两部分，结构体描述_。( )
2
在VHDL中，用语句( )表示clock的下降沿。
3
VHDL的数据对象包括变量、常量和信号，它们是用来存放各种类型数据的容器。
4
综合是EDA设计流程的关键步骤，在下面对综合的描述中，_________是错误的。( )
5
图形文件设计结束后一定要通过仿真，检查设计文件是否正确。
6
时序仿真是在设计输入完成之后，选择具体器件并完成布局、布线之后进行的时序关系仿真,因此又称为功能仿真。
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