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VHDL语言是一种结构化设计语言；一个设计实体(电路模块)包括实体与结构体两部分，结构体描述_。( )

（A）器件外部特性；

（B）器件的内部功能；

（C）器件的综合约束；

（D）器件外部特性与内部功能。