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EDA期末
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在执行MAX+PLUSⅡ的( )命令,可以精确分析设计电路输入与输出波形间的延时量。
(A)Create default symbol
(B)Simulator
(C)Compiler
(D)Timing Analyzer
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1
时序仿真是在设计输入完成之后,选择具体器件并完成布局、布线之后进行的时序关系仿真,因此又称为功能仿真。
2
进程中的信号赋值语句,其信号更新是( )。
3
图形文件设计结束后一定要通过仿真,检查设计文件是否正确。
4
大规模可编程器件主要有FPGA、CPLD两类,下列对FPGA结构与工作原理的描述中,正确的是( )。
5
EDA设计输入主要包括图形输入、HDL文本输入和状态机输入。
6
在PC上利用VHDL进行项目设计,不允许在根目录下进行,必须在根目录为设计建立一个工程目录(即文件夹)。
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