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EDA期末
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在EDA工具中,能完成在目标系统器件上布局布线软件称为( )
(A)仿真器
(B)综合器
(C)适配器
(D)下载器
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1
VHDL语言是一种结构化设计语言;一个设计实体(电路模块)包括实体与结构体两部分,结构体描述_。( )
2
在VHDL中,用语句( )表示clock的下降沿。
3
VHDL源程序的文件名应与实体名相同,否则无法通过编译。
4
进程中的信号赋值语句,其信号更新是( )。
5
VHDL语言是一种结构化设计语言;一个设计实体(电路模块)包括实体与结构体两部分,结构体描述_。( )
6
VHDL语言是一种结构化设计语言;一个设计实体(电路模块)包括实体与结构体两部分,结构体描述_。( )
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